[헬로티]

PCB 설계에서 전자기 간섭을 줄일 수 있는 가장 좋은 방법 중 하나는 연산 증폭기를 지능적으로 사용하는 것이다. 안타깝게도 연산 증폭기는 대부분 애플리케이션에서 EMI를 줄일 수 있는 도구로 여기지 않는 경우가 많다. 이 글에서는 EMI의 소스들을 검토하고 섬세한 PCB 설계에서 근거리 EMI를 완화시켜주는 연산 증폭기의 특징들을 살펴보고자 한다.

PCB 설계에서 전자기 간섭(EMI, electromagnetic interference)을 줄일 수 있는 가장 좋은 방법 중 하나는 연산 증폭기를 지능적으로 사용하는 것이다. 안타깝게도 연산 증폭기는 대부분 애플리케이션에서 EMI를 줄일 수 있는 도구로 여기지 않는 경우가 많다. 연산 증폭기는 EMI에 취약하고 잡음 내성을 강화하기 위해 추가 조치가 필요하다는 인식 때문인 듯하다. EMI는 RFI(radio frequency interference)에 국한되지 않는다.

‘낮은’ 주파수 범위의 무선 대역 아래에는 강력한 EMI 소스들이 존재하는데, 이러한 소스들이 바로 수십에서 수백 킬로헤르츠(kHz) 범위에서 작동하는 스위칭 레귤레이터, LED 회로 및 모터 드라이버들이다. 60Hz의 라인 잡음도 또 다른 예시다. 소스들은 네 가지 커플링 메커니즘 중 하나 이상을 통해 피해 회로에 잡음을 전달한다. 이 네 가지 중 세 개는 근거리 커플링으로서 전도된 커플링, 전장 커플링, 자기장 커플링이다. 네 번째 메커니즘이 원거리 방사 커플링인데, 이것은 여러 파장들에서 전자기 에너지가 방사된다.

차동모드 잡음의 능동 필터링

능동 연산 증폭기 필터는 그 회로의 대역폭 내에서 EMI와 PCB의 잡음을 크게 줄일 수 있지만, 대다수 설계에서 크게 활용되지 못하고 있다. 바람직한 차동모드(DM) 신호는 대역을 제한하지만 원치않는 DM 잡음을 여과시킨다. 그림 1은 기생적 커패시턴스(CP)을 통해 입력 신호로 커플링된 DM 잡음을 보여주고 있다. 이러한 신호와 잡음의 조합은 1차 능동 로우패스 필터로 수신된다. 차동 연산 증폭기 회로는 R2 및 C1을 통해 로우패스 차단 주파수가 희망 신호 대역폭 바로 위에 설정돼 있다. 높은 주파수는 10진 저항마다 20dB씩 감쇠한다. 더 높은 감쇠가 필요한 경우, 더 높은 차수의 능동 필터를 구현할 수 있다.

▲ 그림 1. 능동 연산 증폭기 필터에 적용된 DM 및 CM 입력 잡음

1% 이하의 레지스터 허용공차를 권장한다. 마찬가지로, 최고의 필터 성능을 발휘하려면 온도계수가 매우 뛰어나고(NPO, COG) 허용공차가 5% 이하인 커패시터가 좋다.

입력 공통모드 잡음의 감소

그림 1에서 공통모드(CM) 잡음 소스들도 이 회로의 입력에서 잡음을 발생시킨다. CM 잡음은 두 연산 증폭기 입력에서 공통적인(또는 동일한) 잡음 전압이라 할 수 있으며, 연산 증폭기가 측정하거나 조절하려는 의도상의 차동 모드에는 속하지 않는다. CM 잡음은 다양한 방식으로 발생할 수 있다. 예를 들어, 한 회로의 그라운드 레퍼런스가 접속 중인 두 번째 회로와 다른 포텐셜 전압에 있는 시스템을 들 수 있다.

‘그라운드’ 전압의 차이는 밀리볼트(mV)이거나 볼트(V)일 수 있으며, 다른 주파수에서 발생할 수도 있다. 이러한 전압 차이는 원치않는 전압 강하와 전류 흐름을 야기해 연결 회로를 간섭할 수 있다. 회로가 많은 자동차, 항공기, 대형 건물들이 주로 이런 종류의 간섭에 취약하다.

연산 증폭기의 주된 장점은 그 차동 입력 스테이지 아키텍처와 차동 증폭기로 구성됐을 때, CM 잡음을 거부할 수 있는 능력에 있다. CMRR(Common-mode rejection ratio)는 모든 증폭기에 지정돼 있지만, 회로의 전체 CMRR에 반드시 입력 효과와 피드백 레지스터가 포함돼야 한다. 레지스터 변화는 CMRR에 크게 영향을 미친다. 

따라서 허용공차가 0.1%, 0.01%, 또는 이보다 더 우수한 매칭 레지스터가 있어야 그 애플리케이션에서 원하는 CMRR을 달성할 수 있다. 외부 레지스터를 사용하면 뛰어난 성능을 달성할 수 있지만, 계측/차동 증폭기에 내부적으로 손질된 레지스터를 사용하는 것도 한 가지 방법이다. 예를 들어, INA188는 내부적으로 손질된 레지스터를 가진 계측 증폭기로서 높은 CMRR이 104dB 정도다. 

그림 1에서 잡음이 그 회로의 능동 대역폭 내에 있을 때 CM 잡음(VCM_noise = VCM1 = VCM2)를 연산 증폭기 회로의 CMRR로 거부할 수 있다. 이 때의 거부 레벨은 R2/R1을 위해 선택된, 정확하게 매칭된 레지스터에 따라 달라진다. 방정식 1을 사용하면 CMRRTOTAL을 알 수 있다. 여기에는 레지스터 허용공차의 효과(RTOL)와 데이터시트에 지정된 연산 증폭기 CMRR이 포함된다. 예를 들어, 연산 증폭기 데이터시트가 CMRR(dB) = 90 dB로 지정한 경우, (1/CMRRAMP) = 0.00003이다. 많은 회로에서 레지스터 허용공차는 목표 CMRRTOTAL의 달성을 제한하는 주된 요인이 될 것이다.

방정식 1은 이상적인 연산 증폭기의 CMRR을 위한 참고문헌 1의 방정식에서 나온 것이다. 이것은 CMRRAMP 항이 매우 큰 것으로 가정하고 있다(무한). 이상적인 연산 증폭기의 경우, (1/CMRRAMP) 항은 제로이고, CMRRTOTAL은 오로지 레지스터와 AV만을 기반으로 한다. 방정식 2를 이용해 CMRRTOTAL을 dB로 변환할 수 있다.

여기에서, AV = 연산 증폭기의 폐회로 게인, RTOL = R1과 R2의 % 허용공차(예: 0.1%, 0.01%, 0.001%), CMRRAMP = CMRR에 대한 10진 형식(dB 아님)의 데이터시트 지정이다.

앞에서 보았듯이, 능동 필터링과 CMRR은 디바이스의 대역 제한 범위에서 예컨대, DM 및 CM EMI를 MHz 범위로 회로의 잡음을 확실히 줄여줄 수 있다. 그러나 원하는 주파수 범위 위에 있는 RFI 잡음에 대한 노출은 그 디바이스에서 비선형 동작을 일으킬 수 있다. 연산 증폭기는 높은 임피던스의 차동 입력 스테이지에서 RFI에 가장 취약하다. 

DM과 CM RFI 잡음이(실리콘의 p-접합에 의해 형성된) 내부 다이오드에 의해 정류될 수 있기 때문이다. 이러한 정류는 작은 DC 전압이나 오프셋을 만들어내는데, 이것이 증폭되어 출력 위치에서 잘못된 DC 오프셋으로 나타날 수 있다. 시스템의 정밀도와 감도에 따라, 이는 원치 않는 회로 성능이나 동작을 일으킬 수 있다.

RFI와 그 밖의 고주파수 EMI에 대한 내성 강화

다행히도 연산 증폭기의 RFI에 대한 내성 강화(또는 취약성 감소)는 두 가지 방법 중 하나로 달성할 수 있다. 첫 번째 방법이자 가장 좋은 방법은 내부 입력 필터링으로 수십 메가헤르츠부터 기가헤르츠 범위에서 잡음을 거부하는 EMI 경화 연산 증폭기를 사용하는 것이다. 

현재 80개 이상의 TI 디바이스들이 존재하며, 이것은 TI 연산 증폭기 파라미터 검색 엔진에서 ‘EMI 경화’ 디바이스를 검색하는 방식으로 찾을 수 있다. EMI 경화 연산 증폭기에 관한 보다 자세한 내용은 참고문헌 2와 참고문헌 3에서 확인할 수 있다.

두 번째 방법은 외부 EMI/RFI 필터를 그 연산 증폭기의 입력에 추가하는 것이다. 이것은 내부 EMI 필터가 포함돼 있지 않은 디바이스 설계 시에 유일한 방법일 수 있다. 그림 2는 더 높은 EMI 주파수를 겨냥한 외부 DM 및 CM 필터들을 사용하는 표준 차이-증폭기 구성이다. 입력 필터가 없을 때 이 회로 게인은 |R2/R1|이다. 수동 입력 필터가 추가되면, CDM 커패시터가 그 증폭기의 위상 마진을 줄이지 않도록 R3 레지스터가 있어야 한다. DM 로우패스 필터는 양쪽 R1 레지스터, CDM, 양쪽 CCM 커패시터로 구성된다. CM 로우패스 필터는 양쪽 R1 레지스터와 양쪽 CCM 커패시터를 사용한다. 

▲ 그림 2. 수동 EMI/RFI 입력 필터로 개선된 고주파수 내성

DM 및 CM 필터(fC_DM 및 fC_CM)의 -3dB 차단 주파수에 관한 방정식들이 아래에 나와 있다. fC_DM은 연산 증폭기 회로에서 희망하는 대역폭 위의 주파수로 설정돼 있고, CDM은 일반적으로 가장 먼저 결정된다. 그런 다음 CCM 커패시터가 선택되는데, CDM 보다 적어도 10배 이상 작게 선택돼 fC_DM에 미치는 영향을 최소화한다. CCM 커패시터는 더 높은 주파수를 겨냥하고 있기 때문이다. 그 결과, fC_CM은 fC_DM 보다 더 높은 주파수에 설정될 것이다. EMI 경화 디바이스를 이용하면 적색 상자 안의 부품들을 없애고 설계를 간소화할 수 있다. 

낮은 출력 임피던스로 간섭 감소

연산 증폭기의 또 다른 중요한 특징은 대부분의 구성에서 몇 옴(Ω)에 불과할 정도로 그 출력 임피던스가 매우 낮다는 것이다. 이것이 EMI를 감소시키는데 얼마나 유용한지 이해하려면, EMI가 낮은 임피던스와 높은 임피던스 회로에 어떻게 영향을 미치는지 생각해보면 된다.

그림 3의 다이어그램은 두 개의 회로를 보여주고 있다. 첫 번째는 ADC(analog-to-digital converter)의 입력이 1-VP-P, 2kHz 사인곡선(VS1), 600Ω 소스 임피던스(RS1), 20kΩ 부하 임피던스(RL1)로 구성되어 있는 오디오 회로이다. 600Ω와 같은 소스 임피던스는 마이크로폰과 같은 소스를 위한 오디오 애플리케이션에서 흔하며, 20kΩ와 같은 고입력 임피던스는 오디오 ADCs에서 흔하다. 두 번째 회로는 100kHz 클록 소스로 22Ω(RS2) 직렬-터미네이션 레지스터와 500kΩ(RL2) 부하 임피던스로 3.3V 클록 신호(VS2)를 구동한다. 높은 임피던스 부하는 다른 디바이스의 디지털 입력을 나타낸다.

▲ 그림 3. 클록 잡음 소스와 오디오 피해 회로

이 잡음을 오디오 회로에서 어떻게 줄일 수 있을까? 피해 회로의 임피던스를 줄이는 것이 커플링 된 잡음에 대한 취약성을 줄이는 한 가지 방법이다. 

비교적 높은 소스 임피던스(› 50Ω)를 가진 회로의 경우, 회로 부하에 의한 소스 임피던스를 최소화해 커플링된 잡음을 줄일 수 있다. 그림 4에서는 OPA350의 비반전 구성이 회로에 추가돼 신호를 완충하고 그 소스 임피던스를 부하로부터 분리하고 있다. 600Ω과 비교했을 때 연산 증폭기의 출력 임피던스는 매우 낮으며, 이는 클록 잡음을 크게 줄여준다. 

▲ 그림 4. 클록 소스에서 줄어든 EMI의 연산 증폭기 회로도

토드 토폴스키(Todd Toporski) _ 텍사스인스트루먼트